Systemc : un Langage Favorisant la Conception Conjointe Matérielle-Logicielle

Objectifs :
Actuellement, face à l'émergence des SOC (System on Chip) et au besoin de codéveloppement logiciel-matériel, la demande en langages d'abstraction plus élevée que les langages de description matérielle tels que VHDL ou Verilog se fait sentir. Le langage SystemC s'impose comme un des langages standards pour la conception conjointe matérielle-logicielle. Ce langage tout en restant compatible avec le C Ansi, a été adapté à la description matérielle et à la covérification pour permettre la conception de système sur puce. L'objectif de cette formation est d'acquérir une première expérience dans l'utilisation d'un langage favorisant la conception conjointe matérielle-logicielle.

Rappel de C++ et initiation au langage SystemC à travers la description de fonctions élémentaires.

Présentation des différents niveaux d'abstraction (niveau système, niveau transactionnel et niveau RTL) et illustration à travers un exemple significatif.

Réalisation d'un projet de conception de la modélisation système à la description RTL en SystemC.

Travaux Pratiques
Les outils utilisés pendant les séances de travaux pratiques sont l'outil de simulation ModelSim et les outils de conception de Synopsys.