Pentium M

objectif Comprendre l'architecture et le fonctionnement du Pentium-M. Ecrire du code optimisé basé sur la connaissance du pipeline, des flux de données entre la SDRAM, les caches L1 et L2, et MESI public concerné Ingénieurs système et électroniciens pré-requis Expérience d'un processeur 32 bits ou d'un DSP
Programme

• Introduction au Pentium-M
  • Introduction, implémentation de l'architecture IA-32
  • Caractéristiques techniques
  • Modes de fonctionnement
  • Les bases des X86

• Mode réel
  • Objectifs du MMU
  • Niveaux de privilège
  • Segments
  • Accès à la "High Memory Area"
  • Le "Flat mode"
  • Instruction qui ne peuvent pas être utilisées en mode réel

• Le mode protégé
  • Mémoire virtuelle
  • Protection des E/S
  • Le mode virtuel X86
  • Gestion de tâches
  • Descripteurs de segments : GDT / LDT
  • Segment de code, segments conformes / non conformes
  • Utilisation du "call gate"
  • Segment de données, différence entre le segment de pile et de données globales

• Mécanisme de multitâche matériel
  • Segment d'état de tâche [TSS]
  • Lancement d'une tâche
  • La "Task gate"
  • Changement de tâche
  • Tâche et segment
  • Protection de l'espace d'E/S

• Translation de page
  • Page 386, tables de descripteurs
  • Format PDE et PTE
  • Validation de niveau de privilège
  • Faute de page
  • Les bits historique
  • Page 4Mo du Pentium
  • PAE-36 : Adressage physique 36- bits
  • Mécanisme PSE-36

• Mode virtuel X86
  • Principe de fonctionnement
  • Exigences VMM
  • Virtualisation de buffer de trames vidéo

• Types de mémoire
  • Types de mémoire et " range register "
  • Programmation des attributs
  • Table des attributs de page

• Gestion des exceptions
  • Table vecteur
  • Familles d'exceptions
  • Priorité entre les exceptions
  • Codes d'erreur
  • Double faute
  • Séquence d'exception
  • Gestion des exceptions en mode réel
  • Gestion des exceptions en mode protégé
  • Interruptions et trappes
  • Retour d'exception
  • Gestion d'exception en mode VM86
  • Mécanismes d'accélération : les instructions sysenter et sysexit

• APIC local
  • Description fonctionnelle
  • Gestion des interruptions dans les plateformes SMP
  • Les niveaux de masque d'interruption
  • Timer intégré
  • Interruptions locales
  • Séquence de gestion des interruptions
  • Fausse interruption
  • Génération et réception d'IPI
  • Interruption de message signalisé
  • MSI-X
  • Utilisation de MSI dans les plateformes Pentium

• Démarrage du système
  • Séquence d'initialisation
  • Configuration matérielle
  • Etat du processeur après un reset
  • Sélection du processeur de bootstrap
  • Configuration des processeurs auxiliaires
  • Mise à jour du microcode

• Pipeline d'instruction
  • Détail des 11 étages
  • Hyper-threading, implémentation Pentium-4
  • Utilisation des ressources CPU
  • Etats : ST0, ST1, MT, Auto-Halt
  • Etapes d'exécution d'une instruction

• Caches
  • Fonctionnement du cache L1
  • Organisation du cache L2
  • Hit under miss
  • Miss under miss
  • Le " Squashing "
  • Flux d'information [zones non partagées]
  • Flux d'information [zones partagées]

• Programmation
  • Description des registres de contrôle et d'état
  • Mélange des codes 16-bit et 32-bit
  • Instructions d'accès aux espaces E/S
  • Modes d'adressage
  • Instructions SSE, jeu de registres

• Instructions vectorielles
  • Spécificités MMX, SSE, SSE2

• Gestion de l'énergie
  • Gestion de l'énergie du Pentium-II, machine d'états
  • Gestion de l'énergie du Pentium-M, nouvel état de veille prolongée
  • Technologie SpeedStep
  • Mode de gestion système (SMM), interruption SMI#
  • SM RAM
  • Gestion des interruptions quand SMM est actif
  • Transition à l'extinction