Le langage VHDL pour la conception d'ASIC et de FPGA

La conception de circuits intégrés numériques complexes fait appel à des outils de synthèse et de validation puissants pour satisfaire les contraintes de qualité et de productivité imposées par le marché.La description dans un environnement informatique du circuit à concevoir est une étape incontournable et représente un investissement important qui peut être avantageusement réexploité et partagé entre concepteurs à condition d'assurer une certaine "portabilité" aux modèles structurels ou comportementaux.Pour répondre à ces objectifs, l'IEEE a normalisé en 1987 le langage VHDL qui est maintenant largement utilisé pour des applications de simulation et de synthèse logique (ASIC, FPGA...).L'objet de cette formation n'est pas d'apprendre l'utilisation d'un système de développement VHDL particulier mais plutôt : de positionner l'utilisation de ce langage dans le contexte plus général de la conception de systèmes numériques, d'exposer les concepts qui lui sont associés, d'analyser ses fonctionnalités et ses limitations, de proposer une méthodologie d'analyse et de développement de modèles, de présenter les applications importantes de VHDL en simulation et en synthèse automatique.