Langage Verilog du Modèle au Matériel

Formation

À Paris

1 040 € TTC

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Description

  • Typologie

    Formation

  • Lieu

    Paris

  • Durée

    2 Jours

Objectifs: Maîtriser le langage Verilog. Pratiquer avec des outils logiciels de simulation et de synthèse utilisés dans l'industrie, afin d'en appréhender les performances et les limitations.. Cette formation vise à identifier les principaux écueils et savoir les contourner. Identifier les parties du…

Les sites et dates disponibles

Lieu

Date de début

Paris ((75) Paris)
Voir plan
46 Rue Barrault, 75634 Cedex 13

Date de début

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Les Avis

Le programme

Objectifs et présentation

Maîtriser le langageVerilog. Pratiquer avec des outils logiciels de simulation et de synthèse utilisés dans l''industrie, afin d''en appréhender les performances et les limitations.

Cette formation vise à identifier les principaux écueils et savoir les contourner. Identifier les parties du langage destinées à la modélisation et celles réservées à la synthèse.


Programme

Introduction au langageVerilog

  • Historique du langage
  • Différents niveaux de description
  • Principes de la simulation événementielle
  • Syntaxe (typologie, description structurelle et fonctionnelle, description parallèle et séquentielle)



Travaux pratiques

  • Prise en main des outils
  • Compilation
  • Edition de liens
  • Simulation
  • Description de stimulti
  • Analyse des résultats
  • LangageVerilog2001



Généricité et génération

  • Entrées/sorties
  • Sous-ensemble de la syntaxe pour la synthèse
  • Pièges classiques à éviter


Travaux pratiques

  • Synchronisme et asynchronisme


Généricité et génération

  • Exemple d''une unité de traitement
  • Exemple de dispositif de contrôle
  • Éléments deSystemVerilog


Synthèse et conclusion

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