Langage Verilog du Modèle au Matériel
Formation
À Paris
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Il vous aidera à comparer différents cours et à trouver la solution la plus abordable.
Description
-
Typologie
Formation
-
Lieu
Paris
-
Durée
2 Jours
Objectifs: Maîtriser le langage Verilog. Pratiquer avec des outils logiciels de simulation et de synthèse utilisés dans l'industrie, afin d'en appréhender les performances et les limitations.. Cette formation vise à identifier les principaux écueils et savoir les contourner. Identifier les parties du…
Les sites et dates disponibles
Lieu
Date de début
Date de début
Les Avis
Le programme
Objectifs et présentation
Maîtriser le langageVerilog. Pratiquer avec des outils logiciels de simulation et de synthèse utilisés dans l''industrie, afin d''en appréhender les performances et les limitations.
Cette formation vise à identifier les principaux écueils et savoir les contourner. Identifier les parties du langage destinées à la modélisation et celles réservées à la synthèse.
Programme
Introduction au langageVerilog
- Historique du langage
- Différents niveaux de description
- Principes de la simulation événementielle
- Syntaxe (typologie, description structurelle et fonctionnelle, description parallèle et séquentielle)
Travaux pratiques
- Prise en main des outils
- Compilation
- Edition de liens
- Simulation
- Description de stimulti
- Analyse des résultats
- LangageVerilog2001
Généricité et génération
- Entrées/sorties
- Sous-ensemble de la syntaxe pour la synthèse
- Pièges classiques à éviter
Travaux pratiques
- Synchronisme et asynchronisme
Généricité et génération
- Exemple d''une unité de traitement
- Exemple de dispositif de contrôle
- Éléments deSystemVerilog
Synthèse et conclusion
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Langage Verilog du Modèle au Matériel